[albertotrabacchin]

Salve a tutti, vorrei chiedere una spiegazione a voi (più esperti di me sicuramente) del funzionamento della cella di memoria RAM statica (a BJT). Di seguito riporto lo schema.
Grazie mille in anticipo

[zioelp]

Una cella di RAM statica non è altro che un Flip-Flop, cioè una sorta di "altalena da parco giochi" con un'assicella in bilico su un supporto centrale e due sedili alle estremità. Il gioco è molto semplice: due bambini si accomodano sui sedili e si divertono a salire e scendere alternativamente dando delle piccole spinte con le gambe quando i piedi toccano terra. La scena è facile da immaginare: sul sedile di destra c'è Luigino, che in questo momento si trova in basso e può poggiare i piedi a terra; sul sedile di sinistra c'è Pierino, che in questo momento si trova in alto e ha le gambe penzoloni, con le punte dei piedi ad un palmo dal suolo. Vista dall'esterno la situazione è stabile, poiché i due bimbi hanno circa lo stesso peso e l'assicella non sta ricevendo alcuna sollecitazione al movimento. In tale stato, la "cella di memoria ad altalena" sta conservando un'informazione stabile: Luigino è in basso (o Pierino è in alto, con uguale significato ai fini del discorso). Per cambiare l'informazione basta un "impulso" applicato nel punto giusto: se il piccolo Luigino dà una piccola spinta allungando le gambe, l'assicella si sposta facendo perno sul supporto centrale, e il lato che prima era in basso va in alto, rovesciando la situazione verso un nuovo stato stabile. A questo punto, per quanti sforzi faccia, Luigino è impossibilitato a tornare in basso, per cui un eventuale ripristino della condizione di partenza dipenderà solo da una spinta da parte di Pierino. Nello schema, il ruolo dei bimbi sull'assicella in bilico è interpretato dai transistor T1 e T2, collegati "a croce" in modo che se uno "va in basso", l'altro venga "forzato in alto", e viceversa. In dettaglio, il collettore di T1 risulta collegato alla base di T2, e la base di T1 è riferita al collettore di T2. Le "spinte con le gambe" arrivano dagli emettitori collegati a D1 e D2. Il fatto che i transistor abbiano più di un emettitore a testa è una scelta tecnologica, non una necessità funzionale della cella. In pratica, sapendo che i circuiti reali impiegano sempre non una sola ma tante celle raggruppate, appariva scomodo e costoso dover portare a ciascuna un proprio filo per "dare una spinta" dalla parte di Luigino, e un altro per spingere dalla parte di Pierino (i fili che nello schema riportano le scritte DATA LINE). In realtà, le DATA LINE di ogni cella son tutte collegate alle DATA LINE delle altre celle, e la decisione su quale delle tante unità riceverà davvero le spinte viene operata sfruttando le connessioni X e Y degli emettitori multipli. La regola è semplice: anche se tutte le celle del gruppo vedranno una spinta su una delle DATA LINE comuni, solo la cella che in quel momento avrà X e Y entrambe a livello alto accetterà lo stimolo, mentre tutte le altre non reagiranno, conservando intatto lo stato in cui si trovano. E' un po' come nel gioco della battaglia navale: le celle sono piazzate in una scacchiera, e vengono chiamate (il termine tecnico è "indirizzate") citando una coordinata orizzontale (X) e una verticale (Y). Una volta indirizzata la cella, le spinte applicate sulle DATA LINE (ovviamente solo su una delle due) agiranno nel modo previsto solo dove serve, senza influire su quanto è collegato ma non corrisponde alle coordinate X e Y del momento. Il resto dello schema in basso e ai lati di T1 e T2 è in realtà una parte di circuito che non compare ripetuta in tutte le celle, e serve per interfacciare l'intera memoria con i dispositivi esterni, come ad esempio un microprocessore. Anche qui è stata seguita una regola volta a minimizzare le risorse: invece di portar fuori due fili separati, cioè un filo per spingere Luigino e uno per spingere Pierino, si è preferito usare un filo per scegliere a priori dove destinare la spinta (DATA INPUT), e un altro (R/W) per applicare di fatto l'azione di spinta, cioè l'impulso che determina il movimento dell'assicella. I transistor e le porte logiche in basso servono per accettare l'impulso su R/W (il trattino sopra la W indica che l'azione di scrittura, Write, ha luogo con un segnale a livello 0) e combinarlo con la linea DATA INPUT in modo che la spinta venga smistata in automatico verso il lato giusto dell'assicella. Quando il filo R/W è a livello 1, quindi non a livello 0, la cella non riceve alcun impulso di scrittura, e quindi conserva lo stato in essere con l'intento di essere letta. La lettura, in teoria, dovrebbe aver luogo osservando il livello sul collettore di T1 o di T2, ma visto che lo schema non mostra tali connessioni, posso azzardare due ipotesi ugualmente valide: 1) lo schema è semplificato e quindi incompleto; 2) la lettura avviene sulle DATA LINE in virtù dei due resistori collegati al punto 0.5V, insieme al fatto che i resistori Rc non facciano capo a +Vcc (che assumo +5V standard TTL) ma ad uno specifico 3.5V in alto. E' una configurazione che non mi è chiara, quindi sto andando un po' a intuito. Si tratta comunque di una tecnologia che ha diversi decenni sulle spalle, e immagino che la curiosità in merito sia più che legittima ma non applicabile a qualche circuito funzionante ancora in uso.