- 01 lug 2018, 18:50
#6054
Ciao a tutti volevo proporvi, per capire se ho analizzato bene il circuito, un raddrizzatore attivo non implementato con il solito ponte di diodi. L'energia generata da soluzioni di energy harvesting (piastre piezoelettriche nel mio caso) risulta essere limitata, ragion per cui non posso utilizzare un normale raddrizzatore implementato con diodi (che determinerebbe una caduta minima di 1,4 V) . A tale proposito una valida alternativa potrebbe essere rappresentata da un raddrizzatore attivo il cui schema generale risulta essere il seguente
Cattura.PNG (15.03 KiB) Visto 8029 volte
.
Si distinguono due fasi . La prima in cui attraverso quattro MOS ( 2 PMOS e 2 NMOS) si converte la semionda negativa in positiva. Lo schema nel dettaglio è il seguente
Cattura.PNG (4.26 KiB) Visto 8029 volte
.Tale fase prende il nome di NVC ( NEGATIVE VOLTAGE CONVERTER),
L'articolo che ho letto dice che nel caso il capacitore di tenuta fosse direttamente connesso all'NVC " se la tensione di ingresso supera la tensione di soglia del transistor allora ci potrebbe essere un ritorno di corrente ". Io ho interpretato questa frase nel seguente modo : se il capacitore di tenuta fosse connesso direttamente all'NVC, una volta caricato al massimo della tensione sinusoidale in ingresso,durante la fase di discesa di questa , il capacitore avendo una tensione maggiore determinerebbe una corrente che scorre al contrario.(questa è la mia interpretazione presumo non molto corretta).
L'articolo poi continua descrivendo una seconda fase(grazie alla quale si determina la direzione della corrente) in cui attraverso un comparatore si gestisce uno switch PMOS, che mi permetterebbe di imporre una direzione alla corrente. In poche parole credo di aver capito che in base alla tensione presente sull'anodo e sul catodo il comparatore fa lavorare lo switch PMOS nello stato di alta o bassa impedenza per evitare ritorni di corrente. Credo che la l'immagine seguente potrebbe chiarirvi lo schema circuitale che compone la seconda fase.
Cattura.PNG (9.11 KiB) Visto 8029 volte
Spero di essermi spiegato decentemente, aspetto un vostro riscontro per un eventuale chiarimento su qualcosa che possibilmente ho interpretato male.
Si distinguono due fasi . La prima in cui attraverso quattro MOS ( 2 PMOS e 2 NMOS) si converte la semionda negativa in positiva. Lo schema nel dettaglio è il seguente
L'articolo che ho letto dice che nel caso il capacitore di tenuta fosse direttamente connesso all'NVC " se la tensione di ingresso supera la tensione di soglia del transistor allora ci potrebbe essere un ritorno di corrente ". Io ho interpretato questa frase nel seguente modo : se il capacitore di tenuta fosse connesso direttamente all'NVC, una volta caricato al massimo della tensione sinusoidale in ingresso,durante la fase di discesa di questa , il capacitore avendo una tensione maggiore determinerebbe una corrente che scorre al contrario.(questa è la mia interpretazione presumo non molto corretta).
L'articolo poi continua descrivendo una seconda fase(grazie alla quale si determina la direzione della corrente) in cui attraverso un comparatore si gestisce uno switch PMOS, che mi permetterebbe di imporre una direzione alla corrente. In poche parole credo di aver capito che in base alla tensione presente sull'anodo e sul catodo il comparatore fa lavorare lo switch PMOS nello stato di alta o bassa impedenza per evitare ritorni di corrente. Credo che la l'immagine seguente potrebbe chiarirvi lo schema circuitale che compone la seconda fase.
Spero di essermi spiegato decentemente, aspetto un vostro riscontro per un eventuale chiarimento su qualcosa che possibilmente ho interpretato male.
- da mars